抄録
Offer Organization: 日本学術振興会, System Name: 科学研究費助成事業 基盤研究(A), Category: 基盤研究(A), Fund Type: -, Overall Grant Amount: - (direct: 34500000, indirect: 10350000)
スケーラブルな物理セキュリティを可能にする近似計算の設計基盤と理論の構築に向けて、(a)スケーラブルな物理セキュリティを可能にする近似演算回路の開発、(b)物理セキュリティ強度要求に応じたACマスキング回路の自動合成技術の開発、(c)スケーラブルな物理セキュリティに関する安全性指標の理論の構築について研究を実施した。
サブテーマ(a)に関しては、FPGAを対象とした32ビットの可変精度近似乗算器の開発、省電力なデータ転送のためのApproximate Encodingの評価、クロック由来のノイズを乗せることによるサイドチャネル耐性のある回路構成の提案などを行った。さらに、演算器の基本構成単位である半加算器の電源および電磁波サイドチャネル漏洩を低減するためのカスタム回路を設計し、回路シミュレーションにてその効果を評価した。
サブテーマ(b)に関しては、昨年度に引き続き、可変精度近似乗算器を利用するカスタムハードウェアの高位合成手法を開発した。また、AESや軽量暗号アルゴリズムChaskeyの専用ハードウェアを高位合成の最適化を利用してFPGA実装し、高位合成の最適化が電力解析攻撃への脆弱性に与える影響をより定量的に評価した。
サブテーマ(c)に関しては、NISTの認証付き暗号候補をソフトウェア実装し、入力データ長に対する処理性能（レイテンシ）を調査した。その中で、加算器を用いる候補に対して、マスキング手法を検討し、サイドチャネル攻撃耐性の評価環境を構築した。また、機械学習の1つであるGraph Neural Network（GNN）を用いて、プログラム記述からの情報漏洩を定量的に評価する手法を検討した。さらに、機械学習を用いて、ハードウェアセキュリティのデータセット（演算器等のIP）を大量に生成するフレームワークの構築を行った。